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Toshiba Memory Corporation Desenvolve Algoritmo De Alta Velocidade E Eficiencia Energetica E Arquitetura De Hardware


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Toshiba Memory Corporation desenvolve algoritmo de alta velocidade e eficiência energética e arquitetura de hardware para processador de aprendizagem profunda 0 DINO Toshiba Memory Corporation desenvolve algoritmo de alta velocidade e eficiência energética e arquitetura de hardware para processador de aprendizagem profunda 7 nov 2018 09h16 atualizado às 12h12 Toshiba Memory Corporation, líder mundial em soluções de memória, anunciou hoje o desenvolvimento de um algoritmo de alta velocidade e eficiência energética e arquitetura de hardware para processamentos de aprendizagem profunda com menos degradação da precisão do reconhecimento. O novo processador para aprendizagem profunda implementado em um FPGA [1] tem eficiência energética quatro vezes maior do que processadores convencionais. O avanço foi anunciado durante a Conferência asiática sobre circuitos de estado sólido IEEE 2018 (IEEE Asian Solid-State Circuits Conference 2018 - A-SSCC 2018) em Taiwan, em 6 de novembro. Cálculos de aprendizagem profunda geralmente exigem grandes quantidades de operações de multiplicação e acumulação (Multiply-Accumulate, MAC), e isso resultou em problemas de longo tempo de cálculo e grande consumo energético. Apesar de terem sido propostas técnicas de redução do número de bits para representar parâmetros (precisão de bit) para reduzir o valor total de cálculo, um dos algoritmos propostos reduzir a precisão de bit a um ou dois bits, essas técnicas causam degradação da precisão de reconhecimento. A Toshiba Memory desenvolveu o novo algoritmo que reduz operações MAC, otimizando a precisão de bit de operações MAC para filtros individuais [2] em cada camada de uma rede neural. Ao usar o novo algoritmo, as operações MAC podem ser reduzidas com menos degradação da precisão de reconhecimento. Além disso, a Toshiba Memory desenvolveu uma nova arquitetura de hardware, chamada de método bit-paralelo (Bit-Parallel Method), compatível para operações MAC com precisão de bit diferente. Este método divide cada precisão de bit diferente em um bit individualmente e pode executar operações de 1-bit em várias unidades MAC em paralelo. Isso melhora significativamente a eficiência de utilização das unidades MAC no processador quando comparado com arquiteturas MAC convencionais que executam em série. A Toshiba Memory implementou a ResNet50[3], uma rede neural profunda, em um FPGA usando a arquitetura MAC de precisão de bit diferentes e bit-paralelo. No caso de reconhecimento de imagens para o conjunto de dados de imagens da ImageNet[4], a técnica acima defende que o tempo de operação e o consumo
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